三星主导垂直芯片研发：目标将HBM的 I/O 提升10倍、带宽提升 4 倍
尽管 JEDEC 计划放宽 HBM 高度限制，将 HBM4 的上限从 775 微米上调至约 900 微米，行业仍在持续寻求突破传统 HBM 架构的结构瓶颈。据《ET News》报道，三星电子未来技术研究项目下一项基于垂直芯片（Vertical Die） 的先进封装研发已取得实质性进展。
值得关注的是，该方案据称可将I/O 密度提升最高 10 倍、带宽提升约 4 倍。
报道称，该项目由韩国科学技术院（KAIST）权志旼教授担任首席研究员，已取得重要学术里程碑：一篇关于 Vertical Die 架构的论文已被 2026 年 6 月举办的IEEE 超大规模集成电路技术与电路研讨会接收 —— 该会议是全球半导体器件与电路集成领域最具权威性的会议之一。
垂直芯片架构突破 I/O 与带宽极限
该项目的核心突破在于垂直芯片（V‑die） 技术：将芯片90 度垂直竖立，如同书架上的书本一般排布。
当前 HBM 采用 DRAM 芯片垂直堆叠、通过硅通孔（TSV）实现层间数据传输，但每个 TSV 都会占用部分芯片面积，限制 I/O 端子数量的大幅提升（HBM4 约为 2048 个）；且堆叠越高，散热难度越大。
而全新架构可将芯片整条长边作为焊盘区域，显著扩展 I/O 连接数量，实现更高的带宽扩展性。
援引权教授团队研究成果：在相同封装面积下，垂直芯片架构可将 I/O 端子数量提升10 倍，达到约20000 个（HBM4 约 2048 个）；带宽同样提升约 4 倍，数据读取延迟显著降低。
报道还提及另外两项关键突破：
研究团队在被视为下一代封装材料的玻璃基板上直接电镀铜制作传输线路，并成功验证信号完整性（SI）。
提出创新直连液冷散热方案：利用芯片间的微小间隙作为冷却液通道，实现各层温度更均匀分布。
三星表示，本次研发的 V‑die 集成封装技术不仅可用于下一代 AI 加速器，还可广泛应用于超高速存储–逻辑集成、高性能计算（HPC）、高频通信等多个领域。
关键词： 三星 垂直芯片 Vertical Die HBM I/O 带宽
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