明年将是5nm制程的大年，在台积电的5nm良率爬升再破记录，并且扩产也进入了实质性阶段之时，三星却将他们的EUV光刻机资源几乎都分给了存储芯片的制造，让人不禁疑惑，三星这是打算减缓5nm规模量产的步伐了？

高歌猛进的台积电

台积电在前阵举办的第26届线上技术研讨会上，除了7nm的增产计划，以及3nm的投产计划外，特别提到了他们5nm 缺陷密度提升数据，其提升趋势已经超过了7nm时的同期水准。

• 缺陷密度：

D0=缺陷密度（Defect Density）指的是：晶圆表面每平方厘米（cm²）上的缺陷个数。

这是芯片制造中影响良品率的关键指标，一些公开资料里表示其对于良率的影响权重超过了20%。因为晶圆表面的缺陷一般是随机的，出现在哪是看它心情的，如果恰好不在芯片电路区域，那么皆大欢喜，不会影响到良率。

由于良率一般都是各家工艺厂的机密，若非主动公布，外界一般是通过推算来得到他们的良率指标，所以厂家公布的缺陷密度的降速——D0可以看做是良率提升速度的风向标。

• 影响良率的因素：

除了缺陷密度外，芯片制造中的良率提升速度的常见的变数主要有：芯片尺寸，电路设计的复杂度（集成度，晶体管密度等），制程步骤的数量等。

一般来说芯片尺寸比较一致; 而电路设计的复杂度取决于能不能获取NB的客户来帮忙“试验工艺”以迅速提升工艺成熟度。这都属于外部因素。

对于代工厂而言，缺陷密度和制程步骤的数量则是自己能控制的关键指标， 步骤越多，制程本身以及各个步骤整合时出现缺陷和偏差的几率也就越大。可以认为，制程步骤的控制是良率提升的重中之重。

然而随着制程的复杂度加剧，工艺步骤的增加完全刹不住，步骤的精简合并也是工艺后期优化的一个重要着力点。

而减少工艺步骤最立竿见影的方法就是EUV的引入。

在没有EUV或EUV不足的空窗期，台积电和三星的7nm都在中道接触孔和金属后道的低层（如M0,M1)金属的制造上避开了复杂度极高的四重曝光技术，而英特尔则很“偏执”在10nm下使用了四重曝光技术，这使得他们使用193nmDUV光刻机的10nm的相关参数达到甚至超过了使用了13.5nmEUV光刻机的三星台积电7nm的水准，但是这复杂度也导致了英特尔10nm的良率和产能一直起不来，直到今年九月才发布了全系10nm的第十一代处理器Tiger Lake（从CPU和GPU表现看，算是一屁股坐到了牙膏管上。）这番进步是因为四重曝光的技术得到了切实突破还是因引入了EUV光刻机所带来的，目前还无法确认。

EUV的引入，使得多重曝光工序得以大大的简化，同样的特征尺寸现在使用单次曝光即可完成，这将使制造缺陷出现的几率大幅降低。台积电5nm同期良率提升速度这么快，和EUV光刻机的大规模部署有极大的关联。

• 台积电D0提升：左右手互博

在7nm量产时，台积电三个季度即将缺陷率降到了0.09个/cm²，六个季度完成了营收和产能的爬坡，创造了业界的提升记录，其实这个标准已经独步于业界，之前看资料说是常见的D0标准是0.5个/cm²，而正常的爬坡一般是以年为单位（当然也包括台积电早期的制程）。这样的爬升速度，这也是龙头的规模优势带来的好处之一。

然而从台积电新发布的数据来看，他们5nm的缺陷率在量产（MP，massive production）的起点已经接近于0.1个/cm²了，大概率会在量产后一个季度就将D0降至0.09个/cm²，将7nm时所创造的记录又提前2个季度。

这个EUV光刻机的大量部署及应用有直接关系。

三星，若为存储故，一切皆可抛

在台积电高调宣布其5nm制程在EUV光刻机的加持下，正处加速冲刺之时，市场却传出三星的好基友高通不满于三星5nm低良率，准备将产品线全部移到台积电去的新闻。

为什么不高？ 7nm以下制程的实际生产，都是EUV光刻机和DUV光刻机混用，各司其职（追求极致尺寸的关键层用EUV，其他层用DUV）。EUV光刻机在工序中的使用比重随着制程的先进性的提高而逐渐增加的，也就是说5nm制程对于EUV光刻机的需求远远大于7nm，EUV光刻机的不足将直接影响到最终的产能。

需要强调的是良率低不代表芯片本身质量低，而是晶圆里的废片太多，使得整体产能太低，单芯片的成本太高。

按道理，三星今年也分到了不少的EUV，大家都在等着他们出来挽留高通的时候，三星却宣布，他们要将大量装备了EUV光刻机的平泽工厂二号线，用于其DRAM产品—16G LPDDR5的量产。

媒体说，在LPDDR5货扑开占据了市场优势后，还将引入NAND闪存的生产。看出来了吧，尽管这三星5nm,3nm,2nm的路线图发布得嗖嗖的，胸脯拍得砰砰直响，但是他们的亲儿子还是只有一个，那就是存储芯片。

不过这也没办法，从三星产能和营收占比上看，三星半导体在2020年一季度的营收是139亿美元，其中晶圆代工营收仅占了30亿美元。存储芯片就是三星半导体的大腿，代工厂感觉也就是个为DRAM/NAND未来技术研发所准备的试验线，验证技术，顺便挣点外快，能把大老板三星电子自己要用的处理器之类的产够就行了。

而今年市场热度火得一塌糊涂的LPDDR5是明年乃至后年的市场明星级产品，目前除了三星，只有美光有量产能力，通常来说10nm是DRAM产品的制程物理极限，而美光还没用到EUV光刻机（并且美光目前出货给客户的LPDDR5内存容量为6GB、8GB和12GB。)

在EUV加持下，三星LPDDR5的容量/面积和功耗，短期内将没有对手，SK海力士尽管也有部署EUV光刻机的打算，但他们目前LPDDR5还没开始量产。

这才是在存储芯片领域市占已超过50%的三星必须要保证的优势赛道，事关重大。

• 三星的代工

对于三星的代工事业来说，后面怎么走呢？有条新闻可以串起来看，前阵出尽风头的Nvidia新发的RTX30系列，都是以三星的8nm制程为主（尽管Graphic DDR用的是美光），老黄的货可都不是小批量产品。

而8nm及以上制程都是不需要使用到EUV光刻机的。这信号已经很明显了。

代工业上渐行渐远的三星和台积电

尽管三星的晶圆月产能常年都是全球第一，截止2019年底，其月产能可以达到290万片（等效200mm）占到全球份额的15%，其中存储芯片（DRAM和NAND）占了其中的67%，其7nm EUV代工的月产能仅为1万片，连业界常用的2万片盈亏平衡点都没达到(成熟工艺）。

台积电的月产能为250万片，占全球份额的12.8%，全是商业代工，其中28nm以下制程占了将近40%，从之前数据看台积电目前7nm的月产能为10万~14万片之间，5nm产能在5万片上下。

台积电5nm的一家独大已不可逆转，两家的产能差距将越甩越大，完全不是一个级别。在玩家越玩越少的先进制程角逐上，三星明显放慢了前进的步伐。

先进制程的研发和量产一旦领先，就意味着拥有了很高的议价权。比如台积电的毛利率比其他代工厂高2倍左右，能超过50%，这与其16nm以下先进制程在总营收占比超过55%（7nm又占了其中的35%）有莫大的关系。

这也是为什么7nm制程在2018年第三季度开始量产，台积电铆足马力冲刺良率爬坡的原因，供不应求的市场更是一个赢家通吃的市场。（当然台积电能冲刺成功，也是踏实耕耘，厚积薄发的结果。）

同样在存储芯片领域，特别是LPDDR5相关的市场里如果拿到了市场先机，也就等于拿到了一枚市场的金钥匙。存储芯片在全球半导体市场的营收占比就没跌出过30%，其中三星更是占了50%以上，在低端存储器市场状况日益恶化的情况下，LPDDR5的价值自不用多说。

尽管在晶圆代工的营收上面，台积电是一骑绝尘，比如2020年1季度，台积电的营收为102亿美元，占了全球代工领域营收的54.1%，排第二的三星代工业务仅有30亿美元左右。

但放眼整个三星半导体，他们这季的营收是139亿美元，落后于英特尔，位居全球第二，孰轻孰重，决策层如何取舍，一目了然，三星的只不过做了他们该做的事罢了。

两手抓，两手都要硬，其实是三星半导体一贯的做法，自打三星进入代工行业以来，对于先进工艺的追逐都是不遗余力的，不然也不会成为IBM制造技术联盟的带头大哥。但是无论三星多么的富可敌国，也改变不了ASML的EUV光刻机供应不足的现状。

在这样的局面下，三星自然要在存储芯片和代工龙头之间做出一些取舍。那么三星的决策是不是“鼠目寸光”，只图眼前利益？自然不是。

半导体产业排名第二的三星和排名第一的英特尔一样，主业不是代工，而是产品。

其工艺研发及产能的扩张是需要以产品及市场为指导的，IDM厂的客户就是自己，不太可能像纯代工厂一样，产能利用率做到80%多，就敢去扩大产能的（除非有地方买单）。

若不能审时度势，步步为营，反而是有些过于冒失，本末倒置。何况，三星对于先进技术的研发只是放慢了脚步，而不是止步。好戏依然在后面呢。

关键词： 台积电 5nm量 三星