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了解如何使用鉴相鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。

在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多锁相环电路选用鉴相鉴频器（PFD）而非普通鉴相器。PFD 是一种常用的时序电路，能够同时检测两个输入信号之间的相位差与频率差。正如本文将要介绍的，它比仅检测相位差的电路拥有更宽的捕获范围。

鉴相器的捕获范围受限

图 1 为基本锁相环结构。

图 1 采用鉴相器的基本锁相环结构

检测输入（参考）信号与压控振荡器（VCO）输出之间的相位差，是锁相环工作的核心环节。在笔者关于锁相环设计的系列文章中，鉴相器也是所有分析结构的组成部分。但需要重点注意：普通鉴相器会限制环路的捕获范围。

换句话说，若使用鉴相器，当 VCO 输出频率（fV）与输入频率（fR）相差较大时，环路可能无法锁定。

为理解这一限制，以吉尔伯特单元鉴相器为例。该鉴相器会在输出端产生差频信号 。当 较大时，该信号会被后级低通滤波器大幅衰减。

fR 与 fV 频率相差越大，滤波器的衰减越明显，环路就越难以检测到频差。

本质上，当 fR 与 fV 相距过远时，低通滤波器输出的信号过弱，无法驱动 VCO 向正确方向调整。

改用锁频环（FLL）如何？

由于输入频率相差较大时鉴相器几乎无法提供有效信息，不能保证环路一定能锁定。想要扩展捕获范围，就需要一种能够检测输入频差的电路，其原理如图 2 所示。

图 2 锁频环结构

该环路使用频率检测器而非鉴相器。它与低通滤波器共同生成反映 fR 与 fV 差值的直流信号。

这样一来，即便 fR 与 fV 相差很大，VCO 也会被驱动，逐步缩小频差。

但频率检测器存在一个重大缺陷：无法最终保证 fR=fV。

这可能由环路增益有限或频率检测电路内部失调引起，类似于单位增益负反馈运放 —— 由于开环增益有限与运放固有失调，输入端电压差无法被完全消除。

实现频率相等，仍需鉴相器

图 1 采用鉴相器的结构更接近让输入与输出频率相等，但这并不意味着差值一定为零。环路稳定后，输入与输出相位之间可能存在一个较小的恒定相位差 ϕe：

ϕR=ϕV+ϕe  式 1

尽管存在非零相位差，图 1 电路仍能保证输入频率 fR 与输出频率 fV 相等。

这一点可以从 “瞬时频率是相位对时间的导数” 来理解：因为 ϕe 是常数，对式 1 求导后该项消失。

因此，即便输入与输出信号存在恒定相位差，电路仍可使两者频率相等。

简言之：相位锁定时，频率必然相等。

总结来说：

• 频率检测器能扩展捕获范围，但无法实现输入输出频率严格相等；

• 鉴相器可以实现频率相等，但捕获范围窄。

因此，环路需要一种复合电路：频率相差较大时作为频率检测器，频率相同时作为鉴相器。

这种电路就是本文重点介绍的鉴相鉴频器（PFD）。

鉴相鉴频器（PFD）基础

图 3 为 PFD 的一种典型实现结构。它采用两个 D 触发器与一个反馈结构的与门产生复位信号。

图 3 鉴相鉴频器电路

触发器的数据端（D 端）永久接高电平。

标记 R、V 的输入端分别为参考信号与 VCO 输出信号，接入触发器时钟端。

一个触发器输出记为 Up（升频），另一个为 Dn（降频，Down 缩写）。

当 R 或 V 出现上升沿时，对应触发器输出置高。

若 Up 与 Dn 同时为高，与门将触发复位，使两个触发器清零。

输入频率相同时的典型波形

图 4 为两输入同频、且 R 相位超前 V 时的 PFD 典型波形。

图 4 同频且 R 超前 V 时的 PFD 波形

R 上升沿先到来，因此上方触发器先输出高电平，并保持到 V 上升沿触发 Dn 输出，随后复位。

注意 Dn 输出脉冲极窄，因为其高电平会立即触发复位通路。

图 5 为 V 脉冲超前 R 时的典型波形。

图 5 V 超前 R 时的典型波形

Up 有效表示 VCO 频率滞后于输入信号，需要提升频率（如图 4）。

Dn 有效则相反，指示环路降低 VCO 频率（如图 5）。

通过 Up / Dn 有效状态，PFD 可提供相位误差的方向信息。

有效输出的脉冲宽度则反映相位误差大小。

当 R 与 V 完全同相时，两个触发器同时置高并同时复位，产生如图 6 所示的窄脉冲。

图 6 R 与 V 完全同相时的典型波形

PFD 的最终输出由 Up 减去 Dn 得到。图 7 为使用运放减法电路生成最终输出的结构。

图 7 集成运放减法电路的 PFD 结构

由于最终输出是 Up 与 Dn 的差值，理想情况下，输入同相时产生的窄脉冲（图 6）对电路性能应无影响。

但在实际应用中，这些窄脉冲会增加 VCO 控制电压上的纹波。

输入频率不同时的典型波形

接下来看参考频率高于 VCO 频率（fR>fV）的情况，典型波形如图 8。

图 8 fR>fV 时的 PFD 典型波形

高频输入的上升沿触发 Up 输出，并持续有效直到低频输入的上升沿到来。

Up 输出的占空比反映了输入频差大小。

若 fR<fV，则 Dn 输出有效，指示应降低 VCO 频率以实现锁定。

由此可见，该电路既能检测相位差，也能检测频率差。

PFD 的输入输出特性

PFD 的平均输出（即 Up 与 Dn 之差）是输入相位差的函数，特性如图 9 所示。

图 9 PFD 的输入输出特性曲线

其线性工作范围扩展至 4π 弧度，恒定增益为：

kd=2πVdd   式 2

该增益与 RS 触发器型鉴相器相同。从图 9 可明显看出，为获得最大锁定范围，锁定点必须设在 0°。

总结

PFD 的线性范围为 ±2π 弧度。

在瞬态起始阶段，它作为频率检测器工作，将 VCO 频率拉向输入频率；

当两者频率足够接近后，PFD 转为鉴相器，实现环路相位锁定。

这一特性解决了普通鉴相器捕获范围受限的问题，确保锁相环能够可靠锁定。

关键词： 鉴相鉴频器 PFD 锁相环 PLL