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自20世纪80年代末进入内存市场以来，NAND闪存从根本上改变了大量数据的存储和检索方式。

这种非易失性存储器专为高密度数据存储设计，几乎出现在电子市场的每一个细分领域，从智能手机到数据中心及介于两者之间的各个领域。它被广泛应用于大多数可拆卸和便携式存储设备，如SD卡和USB驱动器。近年来，3D NAND在AI热潮中也发挥了重要作用，为训练AI模型所需的大量数据提供了高效的存储。

随着数据存储需求的爆炸式增长，芯片公司正竞相提高NAND闪存的单元密度，单位为每平方毫米的千兆比特（Gb/mm2），同时降低每位成本。十多年前，半导体行业从二维转向三维NAND，以克服传统内存缩放的限制。近年来，公司通过增加每块芯片存储单元的层数和每单元存储的位数（商用NAND闪存中最多可达四个位）来提升存储密度。

其中最重要的发展之一是从浮栅晶体管转向电荷陷阱单元。浮栅技术将电荷储存在导体中，而电荷陷阱电池则将电荷储存在绝缘体中。这减少了存储单元之间的静电耦合，提高了读写性能。电荷捕捉电池还为更高密度打开了大门，因为它们可以制造得比浮栅更小。

但随着3D NAND越来越突破物理极限，半导体行业正转向多项新技术，将存储单元更紧密地压缩在一起——不仅是横向，也包括纵向。imec开发的多项新创新实现了垂直扩展，同时不牺牲内存的性能和可靠性：气隙集成和电荷陷阱层分离。

电荷陷阱单元内部：3D NAND的构建模块

半导体行业计划在未来几年内采用全环栅（GAA）或纳米片晶体管用于逻辑芯片。但GAA架构已经在3D NAND闪存领域被广泛使用，是高密度数据存储的主力。在这种三维架构中，存储单元被堆叠成垂直字符串，单元格通过水平字线定位。

在大多数情况下，电荷捕捉单元充当3D NAND中的存储装置。记忆单元类似MOSFET。然而，它在晶体管栅极氧化层内嵌入了一层薄薄的氮化硅（SiN）。这使栅极氧化层变成一种称为氧化物-氮化物-氧化物（ONO）堆叠的半导体材料堆，这些层分别作为阻隔氧化层、捕获窒化物和隧道氧化层（见图1）。

1. 图示展示了一个3D NAND GAA架构，采用一串垂直电荷陷阱单元，具有氧化氮化物氧化物（ONO）栅极介电质和有限数量的字线（WL）。

当栅极偏置为正时，通道区域的电子穿过氧化硅层，被困在SiN层中。这会提高晶体管的阈值电压。电池状态可以通过从源头施加电压到漏极来测量。如果电流流动，意味着没有电子被困住，记忆单元处于表示“1”的状态。如果没有测量到电流，电池处于所谓的“被困电子”状态，即“0”。

电荷阱单元采用三维NAND结构，采用GAA垂直通道方法实现。想象将平面晶体管旋转超过90度，而现在垂直的导通通道被栅极堆栈包围。

GAA通道的制造过程首先是交替堆叠导体层（硅，作为字线）和绝缘层（氧化硅，用于分离字线）。接下来，使用先进的干式蚀刻工具在堆叠中钻孔形成圆柱形孔。最后，在孔的侧壁上交替沉积一层氧化硅和SiN，多晶硅晶体管通道位于其中心。这种布置通常被称为通心粉通道。

下一代三维NAND：单元堆叠与单元缩放

未来几年，存储器行业将推动基于GAA的3D NAND闪存路线图达到极限。

如今，主要厂商正在推出3D NAND闪存芯片，芯片层层超过300层氧化层/字线层层叠加在一起（见图2）。这一数字还将进一步增加，预计到2030年将达到1000层，约为100 Gbit/mm 2。挑战在于如何在30微米厚的堆栈中保持弦径大致相同。但在如此狭小的空间内保持均匀，会导致更高的加工复杂性和成本，挑战了高堆叠沉积和高长弦比蚀刻步骤。

2. 这张3D NAND闪光灯图突出显示相邻字行之间的z音高。

为了补充更多层叠加，半导体公司正在投资多种互补工具以提升3D NAND的存储密度。这些“缩放增强”包括增加每个单元的位数和降低GAA单元的x-y间距（横向扩展）。除了位和单元密度的提升外，企业还在采取措施提升存储阵列的面积效率。

另一种扩展机制是层叠，即将闪存设备叠加以增加总层数。在3D NAND中，电池串联形成串联，通过叠加交替的绝缘子和导体层并在其上钻孔实现。单元堆叠过程可以重复两到三次——未来可能再做四次——以创建更长的芯片字符串。每组单元格有时被称为“层级”。

通过切割大量存储单元并叠放，制造更高的3D NAND芯片，企业可以在不必同时制造所有存储单元的情况下增加总层数。例如，公司可以组装250层内存单元，然后将其中四层叠加到一块拥有1000层的3D NAND芯片中。主要挑战是如何在这些多层存储芯片上刻出足够深的孔，然后均匀填充。

此外，公司还将底层逻辑从NAND阵列中分离，并以一种称为CMOS绑定阵列（CbA）的配置重新连接。在这种设计中，CMOS在独立的硅晶圆上制造，然后通过先进的封装技术，特别是混合键合，连接到NAND阵列。CbA是CMOS-under-Array（CuA）的下一阶段，NAND是在CMOS之上制造的，作为同一整体工艺的一部分。

展望未来，公司正在考虑将多个内存阵列绑定在单个CMOS晶圆上，作为分层叠加的替代方法——甚至将多个阵列晶圆连接到多个CMOS。

为了控制不断上涨的制造成本，imec及半导体行业的其他公司也在推进垂直或“z-pitch”比例，以减少氧化层和字线层的厚度。因此，可以以可控的成本堆叠更多内存层。

3D NAND闪存Z间距缩放的优缺点

缩小内存层之间的空间对于持续降低下一代3D NAND的成本至关重要。相邻字行之间的音高约为40纳米，Z音高缩放的目的是进一步减少堆栈中字线和氧化硅层的厚度。这使得每堆栈高度每微米增加更多层——也就是存储单元——从而带来成本效益。

然而，如果不进行优化，z-音高缩放可能会对存储单元的电气性能产生负面影响。它可能导致阈值电压降低、增强亚阈值摆幅以及降低保持力。此外，它还可能提高用于编程和擦除存储单元数据的电压，这不可避免地增加了功耗，降低了存储单元的速度（RC延迟），并可能导致相邻单元间栅间介电的介质击穿。

这些效应可追溯到两种物理现象，当记忆细胞挤压得更紧时，这些现象变得更加显著：细胞间干扰和侧向电荷迁移。

当字线层厚度减小时，电荷陷阱晶体管的栅极长度相应缩小。因此，栅极逐渐失去对通道的控制，促进不同电池之间的静电耦合。

除了细胞间干扰外，记忆单元在垂直方向的缩小还会导致横向电荷迁移（或垂直电荷损失）：存储单元内的电荷往往会从垂直的SiN层迁移出来，从而破坏保留性。

电荷阱单元有两个几何方向：z和x-y（x和y维度相同，因为单元具有圆柱对称性）。电荷可以双向从存储单元泄漏。虽然电荷会沿 x-y 方向通过隧道逸出，或阻挡栅极中的氧化物，但也可能在 z 方向离开电池，最终落入相邻电池内部或过于靠近。这是由于横向电荷迁移，随着细胞垂直尺度增加、彼此距离越来越近，侧向电荷迁移的重要性会增加。

接下来，我们讨论了能够解决这些缺陷的技术赋能，使研究人员能够解锁未来3D NAND闪存的z-pitch缩放功能。

线路之间：整合空气间隙以减少电池干扰

在相邻字线之间整合空气间隙是解决单元间干扰问题的一个潜在方案。这些气隙介电常数低于栅间介质，减少了存储单元之间的静电耦合。这是平面二维NAND闪存架构中广泛使用的技巧。但将空气间隙整合进高大的硅氧化物/字线堆栈则更具挑战性。

为克服这些复杂性，imec在2025年IEEE国际内存研讨会（IMW）上展示了一种独特的集成方案，能够精确控制字行间隙的位置。

在3D NAND中，薄层氧化硅片既被放置在存储单元的栅极内——作为分隔字线与晶体管通道的“栅介质”——又放置在不同存储单元的字线之间——作为“栅间介质”，将相邻的单元分隔开（见图3）。栅极介质形成了ONO堆栈的隧道层和阻断层，并包围着电荷阱SiN层。

3. 展示气隙（a-d）的三维积分过程流程，以及透射电子显微镜（TEM）和能量色散X射线光谱（EDS）对气隙（e-f）的图像。

因此，硅氧化物不仅存在于每个存储单元内部，也存在于存储单元之间。由于3D NAND存储单元的制造方式，门介质会连续从一个单元延伸到另一个单元，并且在相邻存储单元之间的空间中与栅间介质相交。IMEC确定这是放置气隙的理想位置。然而，用现有工艺技术去除（或切除）电池间的电荷阱SiN层是一项巨大挑战。

在imec，我们找到了一种新方法，可以在不切出SiN的情况下整合气隙。该创新通过在沉积ONO堆栈前，将门间硅氧化物嵌入内存孔区域内引入气隙。气隙与字线自对齐，实现非常精准的布置。该方法也具有潜在的可扩展性，这也是其他提出解决方案的主要问题。阿拉伯数字

研究显示，带有气隙的设备对邻近小区干扰的敏感度低于无气隙的设备。这是基于对未选定栅极施加所谓通电电压时，具有气隙器件的阈值电压较小变化得出的结论（见图4）。结果是在一台30纳米間距下字线层有限的测试器件（门长15纳米，硅氧化硅栅间介电质）和直径80纳米的记忆孔上获得的。

4. 带气隙（左）和无气隙的电荷陷阱器件在不同通行电压（右）时的阈值电压变化。

IMEC的研究人员还研究了空气间隙对记忆性能和可靠性的影响。气隙不影响内存作，支持长达1000个程序/擦除周期的耐久，与无气隙设备相当。

基于这些结果，孔侧气隙集成被认为是实现未来Z间距缩放的关键步骤。

电荷陷阱切割：它在闪存未来中的位置

IMEC 已经证明可以在栅间介质层中引入气隙。然而，这些记忆细胞中的空洞目前在阻断氧化物之前就已停止。如果我们能更深入地钻入记忆单元，在阻挡氧化层和电荷陷阱层区域引入气隙，会怎样？

我们在模拟中测试了该方法，并证明了这种电荷陷阱层分离（或电荷陷阱切割）可以增加单元的存储窗口（见图5）。此外，电荷陷阱切断可以防止存储单元内被困的电荷横向迁移，穿过沿氧化物/字线堆栈从上到下排列的SiN串。

5. 连续栅极堆栈（左）与带有电荷捕捉层切割和气隙积分的栅极堆栈（右）之间的区别。

通过编程阈值电压到不同电平，数据存储在闪存单元中。存储单个比特时，单元需要两个电平：例如0伏和1伏。存储2位时，单元需要四个电平：例如：0 V、0.5 V、1 V和1.5 V。随着位数增加，电压水平也随之上升。

需要增加阈值电压的总范围（内存窗口），或减少相邻电平之间的间隔（1位时间隔1伏，2位时0.5伏）。但当这些电压水平距离更近时，区分它们的差异会变得更加困难。通过增加存储窗口，电荷陷阱切割可以帮助每个单元实现更多级别——从而增加比特数。

但在3D NAND闪光灯中集成切割的电荷陷阱并非易事，因为它需要通过极深且狭窄孔的侧壁进行定向蚀刻和沉积。对于这些结构，2D NAND闪存所用的技术工具箱已无法满足需求。目前，imec正与供应商合作开发新技术，以实现可控切断该电荷陷阱。

一旦电荷捕捉层能够中断，imec 计划将其与气隙集成方案结合，提供完整且可扩展的 z 螺距扩展解决方案。

“切割”3D NAND闪存的复杂性

随着半导体行业竞相在更小空间内存储更多数据，3D NAND闪存的z-pitch扩展正成为管理与内存层数量增加相关成本的关键。基于其长期的处理专长和强大的设备供应商生态系统，imec正在开发支持激进z-pitch缩放同时保持内存运行和可靠性的关键技术：气隙集成和电荷陷阱切断。

与此同时，传统电荷阱单元架构的提升开始放缓，内存密度的提升可能会在本十年末前逐渐减弱。因此，研究人员正在认真审视更激进的单元架构，以推动内存路线图延续到2030年之后。一种提出的三维方法重新构想了整个布局，将记忆单元的导电通道水平排列，而非垂直排列。

另一种方法，imec于2023年评估，电荷陷阱存储单元通过沟槽架构连接，而非将单元集成为圆形GAA几何结构，有望实现比特存储密度的飞跃。

所有这些发展表明，目前正在开发的多项技术将使内存行业逐步向100 Gb/mm 2的数据存储转变——这一需求主要由云计算和人工智能应用驱动。

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