低延时H.264编解码方案

  上传用户:银亿电子 上传日期:2020-12-01 文件类型:PDF
  文件大小:559.32K 资料积分:0分 积分不够怎么办?
西安银亿电子科技有限公司基于多年的技术沉淀和工程化应用,提出该解决方案。该解决方案是全部代码自主研发,使用FPGA为核心器件,实现H.264编解码的IP核。此解决方案为纯硬件的解决方案,启动时间可以忽略,编解码延迟为固定的延迟,在一定的优化情况下,可以最大限度提升图像的压缩比。 该H264_Lite视频编解码器(encoder&decoder),其由硬件描述语言verilog实现,此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台;也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准;解码器能解码H264_Lite自己编码的码流。 该设计针对硬件面积,编码帧率,综合频率做了设计结构上的优化。 该设计对FPGA实现做了特别的时序优化,例如,在Xilinx Zynq7020上可以单核就能够实现1080P@60fps的FPGA应用场景,双核可以实现4K@30fps以上的应用场景。……

关键词: H.264视频压缩   H.264 IP  

加入微信
获取电子行业最新资讯
搜索微信公众号:电子产品世界

或用微信扫描左侧二维码

相关下载