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关断模式常常会保留存储器内容，启动时间更短，漏电流超低，而如果切断电源，这一切都不复存在。 但是，假如不需要这些特性呢? 设计人员会让电源保持稳定并使用关断模式而浪费电源吗? 为何不能简单地通过切断电源来降低漏电流? 关断模式是否存在一些基本的深层次的要求? 感到迷惑不解? 请看下文。

诱惑与风险

现代系统包含丰富的特性，这是通过多层次的复杂设计实现的，常常涉及到不止一个芯片。 功耗是很多应用都关心的，诸如便携式医疗设备，因此这些芯片常常包含一种或多种关断模式。 这些模式提供存储器内容保留、外设使用和快速开启等特性，而消耗的电源电流非常少。 另一种方法是完全关断电源。 这会完全切断芯片的电源，不允许任何电流进入电源引脚。 虽然能够降低功耗，但这种方法存在一些严重的副作用。

考虑一个包括多个芯片的复杂系统，这些芯片通过多路复用总线相连。 如果该系统设计用于功耗受限的应用，简单地切断未在使用的芯片电源似乎有利可图，尤其是在不需要关断模式提供的其他特性的时候。 切断电源可降低漏电流，但没有电源时，引脚对输入信号可能起到低阻抗节点的作用，导致不可预测的操作和潜在的系统级威胁。 虽然断电选项可能很诱人，但关断模式对复杂系统有着根本上的好处： 它使各芯片处于已知的、希望的状态，即使芯片在低功耗与高性能模式之间循环，也能维持安全可靠的操作。 详细情况可通过考察一个I/O节点来了解。

简单示例

图1中的引脚连接到一个复用节点，其操作由一个经验证的系统架构设定。 作为I/O引脚，它同时拥有输入和输出功能。

图1. 简化的I/O电路

不考虑功率开关所用器件的问题，断开此芯片的电源(假设不需要任何芯片操作)将导致图2所示的情况，芯片内核到处都是未知状态。 在最坏情况下，浮置栅极输出器件(MOUT, p和MOUT, n)可能会在休眠时暴露于意想不到的外部电压下。 对于本例所示的CMOS I/O，这可能产生一个经由NMOS漏极连接的对地低阻抗连接(红色亮显)。 高电流将导致前一级的驱动能力透支，从而损害芯片中的MOS电路，甚至芯片本身。 即使未损害系统，其性能也会降低。

图2. 断电模式下的I/O电路。 注意内部栅极处于未知状态。

关断模式

关断模式为芯片提供额外的一重保护，可防范上述意外工作状况。 实现方式会因不同的模式、产品系列和供应商而异，但重点是在芯片内核休眠时提供安全的I/O边界，维持已知的、可信赖的低功耗状态。 好处是系统器件之间的I/O操作(例如通过系统级多路复用总线)不会威胁到休眠中的器件。 一个实现方案是在低功耗模式下将I/O引脚置于高阻态，使连接到边界引脚的内部节点处于已精确定义的状态。 图3显示了一个简化的实现方案。 信号对内部电路无影响，从根本上保证其安全。 其他实现方案(例如浅休眠模式)也可以让I/O外设保持上电，同时确保在关断模式期间芯片外设与内核之间的操作得到验证。 这使得芯片在保持低功耗的同时，能够处理激活状态下的使用情形。 此外，该系统降低了功率开关的成本;如若不然，将需要使用一个很大的低电阻器件，其漏电流和导通状态功耗均会相当大。

图3. 关断模式下的I/O电路。 注意所有内部节点都已精确定义。

关断模式因芯片和供应商而异，因此，“浅休眠模式”之类名称的含义并不总是相同。 有些支持保留存储器内容，有些则提供更多的中断数或其他类似特性。 与完全断电相比，这些模式的一个突出优势是可以缩短系统响应时间。 有些电路提供单独的I/O电源和内核电源。 这种分离的一个优点是，电路板设计人员可以切断内核电源以降低漏电流，而I/O则保持上电。 强烈建议一定要从产品数据手册获得准确的详细信息，确保所需的特性和保护方法受到产品的支持。

尺寸不断缩小的影响

作为器件尺寸缩小的自然后果，现代IC工艺技术提供更高密度的封装，使得关断模式的优化使用越来越重要。 不过，这也降低了器件的压力处理能力。 例如，28nm器件的栅极氧化物就比相应的180nm器件要薄。 这样，断电模式下栅极电压所施加的压力更有可能损坏较小的器件。 此外，布局相关的参数也可能导致尺寸较小的器件发生灾难性故障。

关键词： I/O节电 阻抗 关断