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概述

　　同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

　　一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。本文给出了一种基于fpga的数字锁相环位同步提取电路。

　　数字锁相环位同步提取电路的原理

　　数字锁相环位同步提取电路框图如图1所示。

图1　数字锁相环位同步提取电路框图

　　本地时钟产生两路相位相差p的脉冲，其频率为fo=mrb，rb为输入单极性不归零码的速率。输入信码的正、负跳变经过过零检测电路后变成了窄脉冲序列，它含有信码中的位同步信息，该位同步窄脉冲序列与分频器输出脉冲进行鉴相，分频比为m。若分频后的脉冲相位超前于窄脉冲序列，则在“1”端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后；若分频后

的脉冲相位滞后窄脉冲序列，则在“2”端有输出，并通过控制器将加到分频器的脉冲序列附加一个脉冲，使分频后的脉冲相位提前。直到鉴相器的“1”、“2”端无输出，环路锁定。

　基于fpga的锁相环位同步提取电路

　　该电路如图2所示，它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。

图2　基于FPGA的锁相环位同步提取电路

双相高频时钟源

　　该电路由d触发器组成的二分频器和两个与门组成，它将fpga的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门g3和常闭门g4。其中f路信号还作为控制器中的d1和d2触发器的时钟信号。实际系统中，fpga的高频时钟频率为32.768mhz，e、f两路信号频率为32.768/2=16.384mhz。

关键词： FPGA 锁相环 电路设计 位同步