对基于FPGA的高斯白噪声发生器的研究与设计
从图5和图6可以看出，基于FPGA的m序列发生算法，FIR滤波算法和DDS算法，通过数／模转换和低通放大后，本文设计的噪声发生器产生的5 MHz噪声的3 dB，带宽为4．8 MHz，带内平坦度为±1．5 dB，输出噪声的统计特性服从高斯分布，满足了设计需要。
4 结 语
设计了一种基于FPGA高斯白噪声发生器，分析了该种噪声发生器所用的m序列发生算法，FIR数字滤波算法和DDS算法，可产生带宽为3～66 MHz，步进3 MHz，幅度8位可调的高斯白噪声；采用现场可编程门阵列(FPGA)实现噪声发生器的设计，在Altera公司的QuartusⅡ软件环境下，实现了基于FPGA的m序列产生模块、FIR数字滤波器模块、DDS模块和合成模块，通过数／模
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