CADENCE与中芯国际提供90纳米低功耗解决方案
Encounter 时序系统应用于 SMIC 的90纳米工艺
Cadence 设计系统公司 (Nasdaq: CDNS)与中芯国际集成电路制造有限公司 (SMIC)(NYSE: SMI; SEHK: 0981.HK) 宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持 SMIC 先进的90纳米工艺技术。该设计参考流程包含对 Cadence(R) Encounter(R) 时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。
该设计参考流程结合了 Cadence Encounter 数字 IC 设计平台和 Cadence 可制造性设计 (DFM) 技术，攻克了低功耗、复杂的层次设计、时序及信号集成 (SI) 签收等纳米设计的挑战。该设计参考流程使用 SMIC 的90纳米工艺技术进行开发，通过了样品设计验证。Cadence 作为最早与 SMIC 合作的电子设计自动化公司之一，与 SMIC 一起推出了90纳米 Encounter 低功耗系统级芯片设计参考流程。Cadence 的新技术如 Encounter 时序系统已结合到该流程中，用于静态时序分析 (STA) 签收。
“与 Cadence 的合作帮助我们达成继续推动中国和全球半导体市场发展的目标。”SMIC 设计服务部副总裁欧阳雄说，“作为复杂低功耗及数字设计解决方案的领导者，Cadence 提供了独特的技术与专业知识，设计了这一参考设计流程。这一90纳米 SMIC 低功耗参考设计流程，有 Encounter 时序系统及其它来自 Cadence 的尖端数字 IC 设计技术推动，加上 SMIC 的工艺技术，将确保我们的客户获得极高的质量和生产力，并提供了更快、更有效、风险更低的投片方式。”
这套 “SMIC-Cadence 设计参考流程”是一套完整的 Encounter 低功耗系统级芯片设计参考流程，其重点在于90纳米系统级芯片 (SoC) 的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。Encounter 低功耗流程是业界首个为现代系统级芯片节能需求而设计的完整的低功耗解决方案之一。设计、实现和验证技术完整结合，让设计师的工作效率大大提升。该设计参考流程采用了 Cadence Encounter 以连线为首要考量的连续收敛方法，让设计师可以迅速得到可行的网表和虚拟原型，在设计周期的初期就可以分析及优化功耗、时序、SI 和布线。
此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与 SI 收敛，提高了 Encounter 的低功耗性能。它解决了层次模块分割、物理时序优化、3-D RC 提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。该流程让设计师可以用系统性的、可预测的方式进行设计和优化，得到最高质量的芯片。
“我们很高兴与 SMIC 合作推出基于90纳米工艺技术的参考设计流程”，Cadence 产业联盟业务发展部副总裁 Mike McAweeney 说，“我们与 SMIC 的合作让我们的客户在设计链上又有了一个重要的关联，保证了从概念到投片的整个设计链的可制造性考量。它照顾了中国越来越多的制造厂和设计公司的需求，而他们一直依赖于 Cadence 的数字 IC 设计流程。”
SMIC-Cadence 低功耗数字设计参考流程是创造次130纳米的节能系统级芯片的起点。该流程融合了 Cadence 的多种独创技术，包括优化功耗的设计流程、Encounter 时序系统、Encounter RTL 编译器全局优化、Encounter 低功耗系统级芯片参考设计流程、Cadence 提取技术、搭配 PowerMeter 功能的 VoltageStorm(R) 功耗分析以及 CeltIC(R) 纳米延时计算器 (NDC)，使用高度精确的有效电流源延时模型 (ECSM)，降低了低功耗消费应用电子产品的扩产时间。
可用性
SMIC 与 Cadence 低功耗数字设计参考流程套件将提供给 SMIC 客户。SMIC 客户通过联系 SMIC 设计服务部索取该设计参考流程，联系方式为： design_services@smics.com 。更多详情可参考（数据表插入键连）。
Cadence 设计系统公司 (Nasdaq: CDNS)与中芯国际集成电路制造有限公司 (SMIC)(NYSE: SMI; SEHK: 0981.HK) 宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持 SMIC 先进的90纳米工艺技术。该设计参考流程包含对 Cadence(R) Encounter(R) 时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。
该设计参考流程结合了 Cadence Encounter 数字 IC 设计平台和 Cadence 可制造性设计 (DFM) 技术，攻克了低功耗、复杂的层次设计、时序及信号集成 (SI) 签收等纳米设计的挑战。该设计参考流程使用 SMIC 的90纳米工艺技术进行开发，通过了样品设计验证。Cadence 作为最早与 SMIC 合作的电子设计自动化公司之一，与 SMIC 一起推出了90纳米 Encounter 低功耗系统级芯片设计参考流程。Cadence 的新技术如 Encounter 时序系统已结合到该流程中，用于静态时序分析 (STA) 签收。
“与 Cadence 的合作帮助我们达成继续推动中国和全球半导体市场发展的目标。”SMIC 设计服务部副总裁欧阳雄说，“作为复杂低功耗及数字设计解决方案的领导者，Cadence 提供了独特的技术与专业知识，设计了这一参考设计流程。这一90纳米 SMIC 低功耗参考设计流程，有 Encounter 时序系统及其它来自 Cadence 的尖端数字 IC 设计技术推动，加上 SMIC 的工艺技术，将确保我们的客户获得极高的质量和生产力，并提供了更快、更有效、风险更低的投片方式。”
这套 “SMIC-Cadence 设计参考流程”是一套完整的 Encounter 低功耗系统级芯片设计参考流程，其重点在于90纳米系统级芯片 (SoC) 的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。Encounter 低功耗流程是业界首个为现代系统级芯片节能需求而设计的完整的低功耗解决方案之一。设计、实现和验证技术完整结合，让设计师的工作效率大大提升。该设计参考流程采用了 Cadence Encounter 以连线为首要考量的连续收敛方法，让设计师可以迅速得到可行的网表和虚拟原型，在设计周期的初期就可以分析及优化功耗、时序、SI 和布线。
此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与 SI 收敛，提高了 Encounter 的低功耗性能。它解决了层次模块分割、物理时序优化、3-D RC 提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。该流程让设计师可以用系统性的、可预测的方式进行设计和优化，得到最高质量的芯片。
“我们很高兴与 SMIC 合作推出基于90纳米工艺技术的参考设计流程”，Cadence 产业联盟业务发展部副总裁 Mike McAweeney 说，“我们与 SMIC 的合作让我们的客户在设计链上又有了一个重要的关联，保证了从概念到投片的整个设计链的可制造性考量。它照顾了中国越来越多的制造厂和设计公司的需求，而他们一直依赖于 Cadence 的数字 IC 设计流程。”
SMIC-Cadence 低功耗数字设计参考流程是创造次130纳米的节能系统级芯片的起点。该流程融合了 Cadence 的多种独创技术，包括优化功耗的设计流程、Encounter 时序系统、Encounter RTL 编译器全局优化、Encounter 低功耗系统级芯片参考设计流程、Cadence 提取技术、搭配 PowerMeter 功能的 VoltageStorm(R) 功耗分析以及 CeltIC(R) 纳米延时计算器 (NDC)，使用高度精确的有效电流源延时模型 (ECSM)，降低了低功耗消费应用电子产品的扩产时间。
可用性
SMIC 与 Cadence 低功耗数字设计参考流程套件将提供给 SMIC 客户。SMIC 客户通过联系 SMIC 设计服务部索取该设计参考流程，联系方式为： design_services@smics.com 。更多详情可参考（数据表插入键连）。
关键词： 90纳米 CADENCE 单片机 低功耗 电源技术 集成电路 节能 解决方案 模拟技术 嵌入式系统 系统级 芯片 中芯国际
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