Imec 展望摩尔定律未来十五年：七年后迎来晶体管技术全新迭代
本周，比利时纳米技术权威研究机构 Imec 在年度技术论坛（ITF）上发布最新半导体技术路线图，为芯片制造业勾勒出充满挑战的前行方向。
目前几乎所有芯片通用的互补式金属氧化物半导体（CMOS）晶体管，其下一代核心形态为互补场效应晶体管（CFET）。Imec 预测，该器件将于2033 年左右正式实现商用落地。
Imec 核心路线图名词释义
新版路线图显示，2033 年前后 A7 工艺节点将迎来晶体管结构革新，各项参数释义如下：
A7：业内所称 7 埃工艺节点，仅为制程命名，不代表晶体管实际存在 7 埃尺寸结构。
CPP：接触多晶硅间距，即相邻晶体管之间的间距，单位为纳米。
单元高度：逻辑单元最小尺寸，单位纳米。
4.5T：最小逻辑单元内可布设的平行互联走线数量。
0.55NA EUV：高数值孔径极紫外光刻，相比目前 0.33NA 光刻设备，能够刻印出更精细的芯片图形。
最小线距：极紫外光刻工艺可实现的最小线条排布间距。
放眼更长远发展，晶体管技术还将迎来新一轮转型，此次升级重点在于降低功耗，而非一味堆砌芯片器件数量。Imec 预计 2041 年，芯片厂商有望用二维半导体材料替换晶体管沟道区域的传统硅材料，二硫化钼这类仅单原子层厚度的材料均可作为半导体使用。
半导体行业发展日新月异，十五年已是漫长周期。Imec 首席技术官保罗・赫雷曼斯表示，机构制定长期技术规划，是由自身行业定位决定的。“我们的研发工作主要为各类前沿技术开展风险预研，评估不同技术路线的成本与应用价值，帮助芯片企业精简研发方向。前沿技术完成风险验证后，还需要大量工程开发工作才能实现量产，因此我们必须提前布局研发。”
基于技术风险预判的研发目标，Imec 当下的研发重心聚焦于 2033 年即将落地的 CFET 技术。
CFET 晶体管多种实现方案
CFET 的设计理念是在传统单晶体管空间内集成两枚晶体管。数十年间通用的 CMOS 电路依靠 PMOS 与 NMOS 两种晶体管协同工作，相同输入信号可实现一开一闭，保障电路高效运行，目前两类晶体管均为并排布设。而 CFET 采用上下堆叠设计，支持者认为该结构能够直接将部分电路面积缩减一半。
行业主流 CFET 制备方式为一体同步成型，摒弃分步制作、异片贴合的工艺。先在硅晶圆上交替沉积多层硅与硅锗材料，完成沟槽等结构刻蚀后，使用专用蚀刻材料腐蚀去除硅锗结构，留存多层纳米级悬浮硅薄带；上层薄带制成 PMOS 晶体管，下层制成 NMOS 晶体管，排布方式可灵活调换。
目前英特尔、三星、台积电三大头部芯片企业均在攻坚 CFET 芯片量产技术，且都已研制出原型样品。台积电在去年 12 月国际电子器件大会上，公布采用 CFET 打造的超小型存储单元与环形振荡器测试电路；三星则计划在今年 6 月超大规模集成电路研讨会上，发布尺寸最小、纳米片堆叠层数多达六层的新款 CFET 器件。
不过目前行业尚未敲定最优 CFET 制造工艺。赫雷曼斯称，业内依旧存在多种可行技术路线。Imec 正在研发新型电气隔离技术，保障上下堆叠晶体管独立稳定运行，该工艺难度极高：上下层晶体管分别在不同晶圆制作完成，再通过键合工艺贴合，同时在两层器件之间增设绝缘层，实现电气隔离。
这项工艺还能解决 PMOS 与 NMOS 载流子传输速度不均衡的行业难题。传统硅晶圆晶体结构更适配 NMOS 导电，而分体晶圆制作工艺可针对性调整晶圆晶向，分别适配两类晶体管性能需求。英特尔目前正在测试该方案，并将于今年 6 月公布相关研究成果。
十五年后或将普及二维半导体晶体管
Imec 表示，CFET 的商用节奏将延续过往 FinFET 鳍式晶体管、纳米片晶体管的普及规律：先实现初代量产，再持续提升集成密度与芯片性能，最后深挖工艺潜能，进一步优化性能与功耗表现。
在 CFET 技术成熟之后，行业预计2041 年用二维半导体材料替换 CFET 内部硅基材料。和主打高密度集成的 CFET 不同，二维半导体晶体管的研发核心聚焦功耗优化。
赫雷曼斯说道：“持续更新半导体技术路线图，核心目标就是提升芯片单位功耗的运算能力。先进制程芯片中，微小的电压下调，就能大幅降低整体功耗。”
未来硅基纳米片厚度约 3 纳米，而二维半导体材料厚度不足 1 纳米。包裹沟道区的晶体管栅极，仅需更低电压就能管控超薄结构内的电流流动，能耗远低于硅基纳米片器件。若选用载流子传输速度更快的二维半导体材质，二维架构 CFET 的能效还能再度提升。
互联布线、先进封装与 CMOS 2.0 新架构
按照 Imec 预估的时间节点，2033 年 CFET 正式商用之时，整个半导体行业早已迈入三维集成时代。英特尔已率先将供电互联线路布置在硅晶体管底层，受 CFET 复杂布线结构影响，未来部分数据传输线路也将下移布设。
除此之外，到 2033 年，芯片堆叠封装技术将拥有十余年成熟应用经验，通过垂直堆叠芯片大幅提升处理器整体性能。例如 AMD MI300 显卡，采用先进制程打造的计算芯粒堆叠在成熟制程基底芯片之上，负责存储与信号传输工作，这款芯片垂直互联间距仅 9 微米，且间距仍在不断缩小。
赫雷曼斯介绍，目前实验室顶尖晶圆混合键合技术，互联间距可达 200 纳米，换算下来 1 平方毫米范围内可布设 2500 万个互联触点。
超高密度三维互联技术，将助力芯片设计迈入 Imec 提出的CMOS 2.0新阶段。该架构不仅支持不同工艺、不同功能芯片自由堆叠整合，还能将单颗芯片分层打造，每一层晶体管结构针对性适配大容量存储、大电流驱动等专属功能，极大释放融合式芯片的综合性能。
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