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本文档为Arria® V FPGA 设计中一组确定的关键时序路径的情况介绍了时序优化的指南。时序分析提供每个关键时序路径情况的讨论，以帮助您理解关键时序路径。为设计时序性能的优化提供时序指南。为每个示例情况提供一个Quartus Archive File(.qar) 作为设计示例。示例情况被用于显示各种关键时序路径。时序结果可能有所不同，取决于Quartus® II软件的版本和所用的Arria V 器件。所提供的指南可以帮助您优化指定的关键时序路径。
Arria V 时序优化指南


AN-652-1.0 应用笔记




本文档为 Arria V FPGA 设计中一组确定的关键时序路径的情况介绍了时序优化的指
南。时序分析提供每个关键时序路径情况的讨论，以帮助您理解关键时序路径。为设
计时序性能的优化提供时序指南。为每个示例情况提供一个 Quartus Archive File
(.qar) 作为设计示例。

示例情况被用于显示各种关键时序路径。时序结果可能有所不同，取决于 Quartus II
软件的版本和所用的 Arria V 器件。所提供的指南可以帮助您优化指定的关键时序路
径。


级联的 DSP 模块
本章节显示在级联的 DSP 模块之内出现的关键时序路径

关键词： Altera   Arria V   FPGA   时序分析   时序优化   Quartus II