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图5.4-86A所示为正向信号控制门及其波形，在控制信号VC=V2期间，VD导通，输出波形是V1和V2叠加超过零的部分，电路的时间常数RC应远大于输入信号变化周期。图5.4-86B为负向信号控制门及波形。控制信号的V2若为零，输出信号的台基将不会出现。