基于TLK10002的 SERDES FIFO 溢出解决方案
6） 等待 TLK10002 低速侧锁相环 LS PLL 正常锁定。//只要 LMK04808 锁定并且正常输出，LS PLL 就可以正常锁定
7） 重启数据通路。//此时，低速侧和高速侧 SERDES 都具有有效时钟，重启数据通路可以优化 FIFO的指针位置和触发低速侧 Lane 重新对齐
3、双系统时钟方案实际测试
3.1 测试设置
TLK10002 双系统时钟方案测试设置如图 5 所示。J-BERT 用来产生 9.8304Gbps 的 PRBS7 测试信号，在这个信号上会加载 45ps 的宽带随机抖动；VXI Clock Generator 用于产生 122.88MHz 的本地时钟，作为 TLK10002 高速侧锁相环的参考时钟；LMK04808 作为本地的 Jitter Cleaner，采用 LMK04808 评估板默认的配置，TLK10002 CDR 输出 122.88MHz 信号作为 LMK04808 参考输入，LMK04808 输出的 122.88MHz LVPECL 信号作为 TLK10002 低速侧锁相环的参考时钟；TLK10002 配置成 9.8304Gbps PRBS 测试模式，发射通道采用默认的设置；高速示波器用于观测 TLK10002 发射通道输出 9.8304Gbps 高速串行信号。
在 A、B、C、D 四个测试点，我们将分别测试 TLK10002 串行输入信号眼图、TLK10002 恢复时钟信号相噪、LMK04808 输出信号相噪以及 TLK10002 发射机输出眼图。
图 5 TLK10002 双时钟系统方案测试设置
3.2 实测结果
TLK10002 串行输入信号眼图如图 6 所示，它的随机抖动（Rj）为 2.98ps，确定抖动（Dj）为4.23ps，总的抖动（Tj）为 44.98ps，通常，这种类型的宽带随机抖动是很难通过均衡来消除的。
TLK10002 恢复时钟输出相噪曲线如图 7 所示，采用图 6 所示的输入信号，TLK10002 的恢复时钟 RMS 抖动为 3.98ps（1KHz~20MHz）。
LMK04808 输出相噪如图 8 所示，可以看到在通过 Jitter Cleaner（LMK04808）之后，由于LMK04808 的强劲抖动消除能力，其输出 RMS 抖动仅为 121fs（1KHz~20MHz）。
TLK10002 发射通道输出眼图如图 9 所示，其随机抖动（Rj）为 1.02ps，确定抖动（Dj）为5.79ps，总的抖动（Tj）仅为 19.6ps，眼图清晰。
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