MAX121与TMS320VC5402在高速数据采集中的接口
CLKIN是MAX121的输入时钟，而SCLK使数据移位进入处MAX121，CLKIN由外部时钟振荡器驱动（5MHz）。TMS320VC5402的XF引脚（通用I/O口）驱动MAX121输入端为低，启动一次转换。TMS320VC5402的BCLKR0(接收时钟)端配置为输入，并由MAX121的SCLK输出端驱动。MAX121的SDATA输出端数据在时钟的上升沿改变状态，而在时钟下降沿，数据被锁存到TMS320VC5402的DR输入端。这样可提供1/2个时钟周期，以满DR输入端所需要的数据建立和保持时间。MAX121 SCLK和SDATA之间的最大时滞在+25时为65ns，所以1/2个时钟周期足以满足要求的建立和保持时间，工作时序如图6所示。
图 6
MAX121的FSTRT输出驱动TMS320VC5402的BFSR0输入，以对数据分帧。FSTRT输出的下降沿指示MSB已准备好,可被锁存。在下一个时钟下降沿，MSB被锁存在TMS320VC5402。使用这种，配置TMS320VC5402可接收16位，于是14位数据被时钟同步移入DSP，同时跟随两位尾随的0。
结论
该设计部论的硬件部分和软件部分都已经得到实验验证，并将其应用到研发之中，与同类A/D比较，而且有着较高的分辨率，实用性很强，与DSP等有简易的接口，应用方便。
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