RS通信编码器的优化设计及FPGA实现
3 RS编码器的设计
在GF(2m)域上的加法运算实际上就是每位作异或运算，由异或门组合而成即可。
由于优化了生成多项式g(x)，这里只需要在ROM中存入
的乘法表即可。
由加法模块和乘法模块组成的一级模二运算电路如图1所示。
关键词： 编解码器
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3 RS编码器的设计
在GF(2m)域上的加法运算实际上就是每位作异或运算，由异或门组合而成即可。
由于优化了生成多项式g(x)，这里只需要在ROM中存入
的乘法表即可。